Altera Arria 10 Avalon-MM Instrukcja Użytkownika Strona 120

  • Pobierz
  • Dodaj do moich podręczników
  • Drukuj
  • Strona
    / 212
  • Spis treści
  • BOOKMARKI
  • Oceniono. / 5. Na podstawie oceny klientów
Przeglądanie stron 119
Figure 10-1: Arria 10 Hard IP for PCI Express Using the Avalon-MM Interface
Clock
Domain
Crossing
(CDC)
Data
Link
Layer
(DLL)
Transaction
Layer (TL)
PHYMAC
Hard IP for PCI Express
Avalon-MM
TX Master
Avalon-MM
TX Slave
Avalon-MM
CRA Slave
(optional)
Hard IP Reconfiguration
PIPE
Application
Layer
Clock & Reset
Selection
Configuration
Block
Configuration
Space
PCSPMA
Physical Layer
(Transceivers)
Configuration via PCIe Link (CvP)
RX Buffer
PHY IP Core for
PCI Express (PIPE)
Avalon-MM
Bridge
Table 10-1: Application Layer Clock Frequencies
Lanes Gen1 Gen2 Gen3
×1 125 MHz @ 64 bits or
62.5 MHz @ 64 bits
125 MHz @ 64 bits 125 MHz @64 bits
×2 125 MHz @ 64 bits 125 MHz @ 128 bits 250 MHz @ 64 bits or
125 MHz @ 128 bits
×4 125 MHz @ 64 bits 250 MHz @ 64 bits or
125 MHz @ 128 bits
250 MHz @ 128 bits or
125 MHz @ 256 bits
×8 250 MHz @ 64 bits or
125 MHz @ 128 bits
250 MHz @ 128 bits or
125 MHz @ 256 bits
250 MHz @ 256 bits
Related Information
PCI Express Base Specification 3.0
10-2
IP Core Architecture
UG-01145_avmm
2015.05.14
Altera Corporation
IP Core Architecture
Send Feedback
Przeglądanie stron 119
1 2 ... 115 116 117 118 119 120 121 122 123 124 125 ... 211 212

Komentarze do niniejszej Instrukcji

Brak uwag