Altera ALTDLL Instrukcja Użytkownika Strona 101

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4–65 Chapter 4: Functional Description
Design Example: Implementing Half-Rate DDR2 Interface in Stratix III
ALTDLL and ALTDQ_DQS Megafunctions User Guide © February 2012 Altera Corporation
Figure 4–26. Data Transfer from the Bidirectional DQ Pin to the FPGA Core with 50-ps Delay Chain Activated
bidir_dq_0_input_delay_chain_inst.dataout
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bidir_dq_0_ddio_in_inst.regoutlo
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dqs_config_ena
c0
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dqsn_io
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F
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0
8
F
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F 0 F
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