Altera Low Latency 40-Gbps Ethernet MAC and PHY MegaCore Instrukcja Użytkownika Strona 161

  • Pobierz
  • Dodaj do moich podręczników
  • Drukuj
  • Strona
    / 196
  • Spis treści
  • BOOKMARKI
  • Oceniono. / 5. Na podstawie oceny klientów
Przeglądanie stron 160
The following table specifies the control and status registers that you can access over the Avalon-MM
PHY management interface. A single address space provides access to all registers.
Note: Unless otherwise indicated, the default value of all registers is 0.
Note: Writing to reserved or undefined register addresses may have undefined side effects.
B-2
10GBASE-KR PHY Register Definitions
UG-01172
2015.05.04
Altera Corporation
Arria 10 10GBASE-KR Registers
Send Feedback
Przeglądanie stron 160
1 2 ... 156 157 158 159 160 161 162 163 164 165 166 ... 195 196

Komentarze do niniejszej Instrukcji

Brak uwag